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教你学DSP28335 第十五讲 I2C串行通信 (浏览次数：12)
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发表于2022/1/23 16:10:00
一、IIC总线概述 I2C（Inter－Integrated Circuit）是一种串行通讯总线，使用多主从架构，由飞利浦公司在1980年代为了让主板、嵌入式系统或手机用以连接低速周边装置而发展。I2C的正确读法为"I-squared-C"，国内多以"I方C"称之。它是同步通信的一种特殊形式，具有接口线少，控制方式简单，器件封装形式小，通信速率较高等优点。 目前常见的应用诸如为了保存使用者的设定而存取NVRAM芯片、存取低速的数模转换数据（DAC）、存取低速的模数转换数据（ADC）、改变监视器的对比度、色调及色彩平衡设定（视讯资料通道）、改变音量大小、取得硬件监视及诊断资料等等，例如中央处理器的温度及风扇转速读取实时的时钟、在系统设备中用来开启或关闭电源供应。下图1所示为多个I2C模块连接在总线上实现多个器件之间的双路数据传输。  图 1 I2C总线通过上拉电阻接正电源。当总线空闲时，两根线均为高电平。连到总线上的任一器件输出的低电平，都将使总线的信号变低，即各器件的SDA及SCL都是线“与”关系。 1、I2C总线的主机与从机 每个接到I2C总线上的器件都有唯一的地址。主机与其它器件间的数据传送可以是由主机发送数据到其它器件，这时主机即为发送器。由总线上接收数据的器件则为接收器。主机不一定是发送器，主机主要特征是初始化发送、产生时钟信号和终止发送的器件，它可以是发送器也可以是接收器，通常微处理器在系统中作为主机。被主机寻址的器件即为从机，同样它也可以是发送器或接收器。在多主机系统中，可能同时有几个主机企图启动总线传送数据。为了避免混乱。I2C总线要通过总线仲裁，以决定由哪一台主机控制总线。 2、I2C数据位的有效性规定 I2C总线进行数据传送时，时钟信号为高电平时，数据线上的数据必须保持稳定，只有在时钟线上的信号为低电平时，数据线上的高电平或低电平状态才允许变化。 3、I2C的起始与停止
I2C总线中唯一违反上述数据有效性的是被定义为起始（S）和停止（P）条件。SCL线为高电平时，SDA线由高电平向低电平的变化表示起始信号；SCL线为高电平期间，SDA线由低电平向高电平的变化表示终止信号。
起始和终止信号都是由主机发出的；
在起始信号产生后，总线就处于被占用的状态；
在终止信号产生后，总线就处于空闲状态。
连接到I2C总线上的器件，若具有I2C总线的硬件接口，则很容易检测到起始和终止信号。对于不具备I2C总线硬件接口的有些单片机来说，为了检测起始和终止信号，必须保证在每个时钟周期内对数据线SDA采样两次。  图 2 4、I2C的数据传送
接收器件收到一个完整的数据字节后，有可能需要完成一些其它工作，如处理内部中断服务等，可能无法立刻接收下一个字节，这时接收器件可以将SCL线拉成低电平，从而使主机处于等待状态。直到接收器件准备好接收下一个字节时，再释放SCL线使之为高电平，从而使数据传送可以继续进行。 5、数据传送格式 (1) 字节传送与应答
每一个字节必须保证是8位长度。数据传送时，先传送最高位（MSB），每一个被传送的字节后面都必须跟随一位应答位（即一帧共有9位）。 由于某种原因从机不对主机寻址信号应答时（如从机正在进行实时性的处理工作而无法接收总线上的数据），它必须将数据线置于高电平，而由主机产生一个终止信号以结束总线的数据传送。 如果从机对主机进行了应答，但在数据传送一段时间后无法继续接收更多的数据时，从机可以通过对无法接收的第一个数据字节的“非应答”通知主机，主机则应发出终止信号以结束数据的继续传送。 当主机接收数据时，它收到最后一个数据字节后，必须向从机发出一个结束传送的信号。这个信号是由对从机的“非应答”来实现的。然后，从机释放SDA线，以允许主机产生终止信号。  图 3 （2）数据帧格式 I2C总线上传送的数据信号是广义的，既包括地址信号，又包括真正的数据信号。在起始信号后必须传送一个从机的地址（7位）;
第8位是数据的传送方向位（R/W）: 用“0”表示主机发送数据（T）， 用“1”表示主机接收数据（R）。
每次数据传送总是由主机产生的终止信号结束。但是，若主机希望继续占用总线进行新的数据传送，则可以不产生终止信号，马上再次发出起始信号对另一从机进行寻址。
在总线的一次数据传送过程中，可以有以下几种组合方式：
主机向从机发送数据，数据传送方向在整个传送过程中不变，如图6所示。  图 6 有阴影部分表示数据由主机向从机传送，无阴影部分则表示数据由从机向主机传送。A表示应答，/A表示非应答（高电平）。S表示起始信号，P表示终止信号。主机在第一个字节(寻址字节)后，立即由从机读数据，如图7所示。在从机产生响应时，主机从发送变成接收，从机从接收变成发送。之后，数据由从机发送，主机接收，每个应答由主机产生，时钟信号仍由主机产生。若主机要终止本次传输，则发送一个非应答信号(/A)，接着主机产生停止条件。  图 7 在传送过程中，当需要改变传送方向时，起始信号和从机地址都被重复产生一次，但两次读/写方向位正好反相，如图8所示。  图8 6、总线的寻址
I2C总线协议有明确的规定：采用7位的寻址字节（寻址字节是起始信号后的第一个字节）。寻址字节的位定义如图9所示。  D7～D1位组成从机的地址。D0位是数据传送方向位，为“0”时表示主机向从机写数据，为“1”时表示主机由从机读数据。 主机发送地址时，总线上的每个从机都将这7位地址码与自己的地址进行比较，如果相同，则认为自己正被主机寻址，根据R/W位将自己确定为发送器或接收器。 从机的地址由固定部分和可编程部分组成。在一个系统中可能希望接入多个相同的从机，从机地址中可编程部分决定了可接入总线该类器件的最大数目。 如一个从机的7位寻址位有4位是固定位，3位是可编程位，这时仅能寻址8个同样的器件，即可以有8个同样的器件接入到该I2C总线系统中。 7、 I2C总线上的仲裁
在多主的通信系统中。总线上有多个节点，它们都有自己的寻址地址，可以作为从节点被别的节点访问，同时它们都可以作为主节点向其它的节点发送控制字节和传送数据。但是如果有两个或两个以上的节点都向总线上发送启动信号并开始传送数据，这样就形成了冲突。要解决这种冲突，就要进行仲裁的判决，这就是I2C总线上的仲裁。
I2C总线上的仲裁分两部分：SCL线的同步和SDA线的仲裁。
SCL线的同步（时钟同步）：
SCL同步是由于总线具有线“与”的逻辑功能，即只要有一个节点发送低电平时，总线上就表现为低电平。当所有的节点都发送高电平时，总线才能表现为高电平，如图13所示。  图 13 由于线“与”逻辑功能的原理，当多个节点同时发送时钟信号时，在总线上表现的是统一的时钟信号。这就是SCL的同步原理。仲裁过程如图14所示：  图 14 DATA1和DATA2分别是主节点向总线所发送的数据信号； SDA为总线上所呈现的数据信号，SCL是总线上所呈现的时钟信号。
SDA线的仲裁也是建立在总线具有线“与”逻辑功能的原理上的。 节点在发送1位数据后，比较总线上所呈现的数据与自己发送的是否一致。是，继续发送；否则，退出竞争。 SDA线的仲裁可以保证 I2C总线系统在多个主节点同时企图控制总线时通信正常进行并且数据不丢失。总线系统通过仲裁只允许一个主节点可以继续占据总线。 第2个时钟周期，2个主节点都发送低电平信号，在总线上呈现的信号为低电平，仍继续发送数据。
这样主节点2就赢得了总线，而且数据没有丢失，即总线的数据与主节点2所发送的数据一样，而主节点1在转为从节点后继续接收数据，同样也没有丢掉SDA线上的数据。因此在仲裁过程中数据没有丢失。
当主节点1、2同时发送起始信号时，两个主节点都发送了高电平信号。这时总线上呈现的信号为高电平，两个主节点都检测到总线上的信号与自己发送的信号相同，继续发送数据。
总结：SDA仲裁和SCL时钟同步处理过程没有先后关系，而是同时进行的。 I2C总线主要特征总结如下： 1、只要求两条总线线路：一条串行数据线SDA，一条串行时钟线SCL； 2、每个连接到总线的器件都可以通过唯一的地址和一直存在的简单的主机/从机关系软件设定地址，主机可以作为主机发送器或主机接收器； 3、它是一个真正的多主机总线，如果两个或更多主机同时初始化，数据传输可以通过冲突检测和仲裁防止数据被破坏； 4、串行的8 位双向数据传输位速率在标准模式下可达100kbit/s，快速模式下可达400kbit/s，高速模式下可达3.4Mbit/s； 5、连接到相同总线的IC 数量只受到总线的最大电容400pF 限制。 二、F28335的IIC模块 F28335的 I2C总线主要特征 1、与菲利普半导体 I2C母线标准兼容 2、支持8位格式数据传输 3、7位和10位地址模式 4、通用播叫功能 5、START字节模式 6、支持多个主发送器和从接收器 7、支持多个从发送器和主接收器 8、具有主发送/接收和接收/发送模式 9、数据传输速率从10Kbps到400kbps 10、一个16位接收FIFO和一个16位传输FIFO 11、CPU具有一个专用中断，该中断可以由以下条件产生：发送数据准备好，接收数据准备好，寄存器访问准备好，没有响应接收，仲裁丢失，检测到停止条件，作为从设备询址； 12、当工作在FIFO模式，CPU可以使用另一个附加中断； 13、可以使能/禁止 I2C模式 14、自由数据格式模式
F28335的 I2C总线不支持的功能
1、高速模式（HS模式）
2、CBUS兼容模式 每个连接到 I2C总线的器件（包括与 I2C模块一同连接到总线的DSP）都有一个唯一的识别地址。根据器件功能的不同，每个器件都可以实现发送或接收功能。当进行数据传输时，连接到 I2C总线的器件都可以作为主设备或从设备。主设备初始化总线上的数据传输并产生时钟信号。在传输过程中，任何由该主设备寻址的设备都可以看作是从设备。 I2C总线支持多个主设备模式，在这种模式下，能够控制 I2C总线的一个或多个设备都可以连接到同一条总线上。 在实现数据传输时， I2C总线模块有一个数据引脚（SDA）和一个时钟引脚（SCL），如图15.15所示。这两个引脚在I2C总线的F28335设备和其他设备的数据之间传输信息。SDA和SCL引脚都可以双向传输信号，在使用时都必须通过一个上拉电阻给其加正电压。当总线空闲时，两引脚均为高电平。这两个引脚都采用漏极开路配置以实现线与操作。 1、F28335的 I2C总线有两个主要的传输方式 标准模式：发送n个数据，n指的是 I2C模块寄存器设置的传输数据个数 重复模式：一直发送数据直到软件强制产生一个停止（STOP）信号或者一个新的启动（START）信号。 2、 I2C总线的主要模块 （1）一个串行接口：一个数据引脚（SDA）和一个时钟引脚（SCL） （2）数据寄存器和FIFO：用以暂时保存SDA引脚和CPU之间接收或发送的传输数据。 （3）控制和状态寄存器 （4）外设总线接口：用以使CPU访问I2C 模块寄存器和FIFO （5）时钟同步器：用以完成来自DSP时钟发生器的I2C输入时钟和SCL引脚的时钟同步，在不同时钟频率下实现与主设备的同步数据传输 （6）分频预定标：将输入时钟分频产生I2C模块时钟 （7）噪声滤波器：对SDA和SCL引脚上的信号进行滤波 （8）仲裁模块：用于完成I2C模块（作为主模块）与其他模块之间的仲裁处理 （9）中断产生逻辑：用以向CPU发送中断信号 （10）FIFO中断产生逻辑：可以使FIFO访问与I2C模块的数据接收和数据传输同步。 图15给出了在非FIFO模式下用于传输和接收的4个寄存器。在数据发送时，CPU向I2CDXR写数据，在接收数据时，CPU从I2CDRR中读数据。当 I2C模块配置为发送器时，写入I2CDRR的数据被复制到I2CXSR，并逐位地移位到SDA引脚。当 I2C模块配置为接收器时，接收的数据移位到I2CRSR，然后复制到I2CDRR。  图 15 时钟产生 DSP时钟发生器从外部时钟源接收信号，并根据程序设置的频率产生I2C输入时钟，I2C输入时钟与CPU时钟相等，并在I2C模块内2次分频产生模块时钟和主时钟。如图16所示，模块时钟决定了I2C模块运行的频率。I2C模块内的一个可编程预定标将I2C的输入时钟分频以产生模块时钟，为了确定分频值，可以初始化预定标寄存器的ISPC区域值，运算方法如下： 模块时钟频率=I2C/（IPSC+1） 注意：为符合所有I2C模块的事件标准，模块时钟必须配置在7~12MHZ范围内。 只有当I2C模块处于复位状态（IRS=0）时才能初始化预定标。而只有当IRS由0变1时，预定标产生的频率才起作用。当IRS=1预定标频率无效时才能改变IPSC的值。当I2C模块配置为主机时，SCL引脚输出时钟信号，该时钟即为同步通信时钟，控制I2C主机和从机之间通信的时序，如图16所示。输入模块的时钟经过再分频作为主机时钟信号，经过I2C CLKL的ICCL值对模块时钟信号的低位部分进行分频，采用I2C CLKH的ICCH值对模块的时钟信号的高位部分进行分频。  图 16 I2C模块产生的中断请求
I2C模块可以产生7种基本的中断请求，其中有2种中断用来确定CPU何时写入传输数据以及何时读取接收的数据。如果用FIFO进行传输和接收数据的操作，也可以调用FIFO中断。I2C基本中断配置于PIE 8组的中断1（I2CINT1A_ISR）,FIFO中断配置于PIE8 组的中断2（I2CINT2A_ISR）。
I2C模块的基本中断
I2C模块的中断请求见表15.4。如图15.25所示，所有的中断请求都汇集到仲裁器，通过仲裁判断之后再向CPU发出一个I2C中断请求。在状态寄存器（I2CSTR）中给每个中断请求都分配了一个标志位，在中断使能寄存器I2CIER中给每个中断分配了一个使能位。当产生一个中断请求时，其标志位就置位，如果此时相应的使能为0，则不响应中断请求。如果使能位为1，则该请求作为一个I2C中断发送到CPU。 I2C中断是CPU的可屏蔽中断之一。与其他可屏蔽中断一样，如果CPU能够响应该中断，便执行响应的中断服务程序I2CINT1A_ISR,I2C中断的I2CINT1A_ISR通过读取中断源寄存器I2CISRC中的相应信息来确定中断源，然后执行中断服务子程序。 CPU读取中断源寄存器I2CISRC之后，将进行以下步骤。 1、清楚I2CSTR寄存器中相应的中断源标志位，但I2CSTR中的ARDY、RRDY、XRDY位不清除。当需要清除时，向该位写1。 2、通过仲裁确定剩下的其他中断请求中哪个具有最高优先级，在寄存器I2CISRC中做出标记，并将该中断请求发送给CPU。
I2C模块的FIFO中断
除了7个基本I2C中断之外，每个发送FIFO与接收FIFO都能够产生一个中断(I2CINT2A)。可以配置发送FIFO在发送一定数量的字节之后产生一个中断，字节数最多16。可以配置接收FIFO在接收一定数量的字节之后产生一个中断，字节数最多16。这两个中断经“或”操作到一个可屏蔽CPU中断。中断服务子程序通过读取FIFO中断标志位来确定该中断属于哪个中断源。
I2C模块复位/禁止
可以通过以下两种方式复位/禁止 I2C模块：
1、将I2C模式寄存器I2CMDR的I2C复位位IRS置0。I2CSTR中的所有状态均被强制恢复到其默认值，I2C模块保持禁止状态直到IRS位变为1。SDA和SCL引脚均为高阻抗状态。
2、通过将XRS引脚拉低初始化DSP。该操作复位整个DSP并使DSP保持复位状态直到引脚位被拉高。当释放XRS引脚时，所有I2C模块寄存器复位到其默认值，IRS位被强制置0从而复位I2C模块。I2C模块保持复位状态直至IRS位置1。
在配置或重新配置I2C模块时IRS必须保持为0。将IRS强制置0可以节省电能或清除错误状态。 三、IIC寄存器 四、IIC应用 |
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